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Las señales de datos del tutorial 16 del conductor del panel de SparkFun o de Adafruit 32x32 RGB LED conectan + 5VDC restaurado para exhibir una imagen

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China Las señales de datos del tutorial 16 del conductor del panel de SparkFun o de Adafruit 32x32 RGB LED conectan + 5VDC restaurado para exhibir una imagen proveedor

Ampliación de imagen :  Las señales de datos del tutorial 16 del conductor del panel de SparkFun o de Adafruit 32x32 RGB LED conectan + 5VDC restaurado para exhibir una imagen

Datos del producto:

Lugar de origen: China
Nombre de la marca: Leeman
Certificación: UL CE ROHS ISO2000 ETL SGS SAA Fcc EMC
Número de modelo: El panel de PH5 RGB LED

Pago y Envío Términos:

Cantidad de orden mínima: 1 unidad o 1 PCS
Precio: Negotiation (Good price)
Detalles de empaquetado: caja del cartón o caso de madera
Tiempo de entrega: 1-3 días laborables
Condiciones de pago: L/C, T/T, Western Union, Paypal, tarjeta de crédito, MoneyGram, VISA, Mastercard, efectivo
Capacidad de la fuente: 50.000 unidades por mes
Descripción detallada del producto
tamaño del módulo: 160x160 o 320x160 o 256x256 o 192x192 o 256x128 Resolución: 32x32 pixeles de los pixeles 64x32
Brillo: Más que 2500nits De tensión de entrada: DC5V
Tipo de la exploración: el 1/2 o 1/4 o 1/8 o 1/16 o 1/32Scan tarifa fresca: ≥ 2400Hz
Tipo de LED: SMD2121 SMD3528 SMD3535 SMD2727 SMD5050 MTTF: >100.000 horas

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Introducción

En este proyecto, interconectamos un panel de SparkFun o de Adafruit 32x32 RGB LED a un tablero del negro de BeagleBone que usa el Xilinx 6 LX9 espartanos FPGA en el tablero de LogiBone FPGA. El hardware para este proyecto es señales de datos relativamente fáciles de la construcción-apenas 16 conecta el panel del LED con el tablero de LogiBone FPGA. La complejidad de este proyecto miente sobre todo en el RTL y el software.

 

Las señales de datos del tutorial 16 del conductor del panel de SparkFun o de Adafruit 32x32 RGB LED conectan + 5VDC restaurado para exhibir una imagen

El cuadro 1. el panel del RGB LED con un modelo al azar del centelleo conectado con el tablero de LogiBone FPGA y alguna otra muestra artesonan imágenes.

Hardware requerido

Se requieren los artículos siguientes del hardware:

  • El panel de SparkFun o de Adafruit 32x32 RGB LED
    El este panel contiene RGB 1024 LED dispuesto en una matriz 32x32. Las columnas se conducen usando sistemas múltiples de registros de cambio y las filas se conducen, dos filas a la vez, usando un decodificador de dirección de pedazo 4. El panel se conduce en el 1/16o ciclo de trabajo y se debe restaurar continuamente para exhibir una imagen.

  • BeagleBone ennegrece el tablero de CPU con fuente de alimentación del USB o de +5VDC
    Usted necesitará un tablero de CPU del negro de BeagleBone y una fuente de alimentación de +5VDC para ella. Usted puede utilizar un cable del USB para accionar al tablero de su ordenador o de un adaptador de la alimentación por USB o para utilizar un +5VDC separado, identificación de 2.1m m., adaptador de corriente alterna centro-positivo.

  • Tablero de LogiBone FPGA
    El tablero de FPGA contiene un Xilinx 6 LX9 espartanos FPGA. FPGA contiene 32 espolones del bloque 18kbit. Utilizaremos dos de los espolones del bloque como almacenadores intermediarios de marco para llevar a cabo los valores del pixel del RGB que se exhibirán en el panel. Los dos conectores PMOD-compatibles de Digilent serán utilizados para conectar con el panel del LED.

  • Tablero de los alambres de puente o de adaptador de la PMOD-a-exhibición para conectar FPGA con la exhibición
    Inicialmente, utilicé los alambres de puente varón-a-femeninos para conectar el panel. Esto permitió que conectara al tablero de LogiBone FPGA directamente con el panel de pantalla LED sin usar el cable de cinta incluido con la exhibición. Si usted tiene solamente alambres de puente del varón-a-varón, usted necesitará utilizar el cable de cinta de 16 posiciones incluido con la exhibición como adaptador para conectar con los pernos masculinos en el extremo de la exhibición de los alambres de puente.
    Una solución mucho más limpia, a largo plazo es utilizar este tablero y el cable de cinta de 16 posiciones incluido con el panel del LED para hacer la conexión del tablero de LogiBone FPGA al conector de entrada de la exhibición. También utilicé los alambres y las viviendas terminales precrimped para conectar FPGA y para artesonarlo junto. No tuve gusto de esta solución porque los alambres terminales precrimped, cuando estaba instalado en un conector de la vivienda 2x8, requerido demasiada fuerza para insertar sobre y para quitar del conector de los datos de la exhibición.

  • fuente de alimentación de +3.3V, 2.0A nominal, pico 4.0A
    Durante la operación normal, la exhibición dibujará a lo más sobre 2A de la corriente. Si usted “atasca” la restauración con un modelo exclusivamente blanco exhibido, las dos filas se encienden que dibujarán sobre 3.8A. Un pequeño 3.3V, fuente de alimentación de escritorio 3.0A tal como ésta de perro ratonero será suficiente durante la operación normal. Usted necesitará suministrar su cable eléctrico de ownIEC60320 C13 al uso este adaptador.
    Los estos paneles se pueden también correr de +5V en vez de 3.3V. Usted conseguirá verdes más brillantes, azules más brillantes, y blancos menos-rojos si está conducido de +5V en vez de +3.3V. Usted también tirará del cerca de 15% más actual y del uso cerca del 65% más poder en +5V en vez de +3.3V. Si usted utiliza una fuente de +5V, tenga extraordinariamente cuidado de no conectar accidentalmente al tablero de LogiBone FPGA con el conector de la salida de la exhibición.

  • Adaptador femenino del enchufe del barril de DC (opcional)
    Un adaptador del enchufe del barril de DC de la hembra hará conectando el panel con la fuente de alimentación mucho más fácil. Si usted no tiene un adaptador, usted puede cortar, empalmar, soldar siempre, y encogimiento del calor las conexiones entre la fuente de alimentación y el panel llevado.

Software requerido

  • Estructura común de ValentFX LogiBone Ubuntu con el módulo y el logi_loader del corazón de LogiBone logibone__dm.ko
    Transfiera y siga las instrucciones aquí de instalar la imagen de LogiBone Ubuntu del defecto en una tarjeta del SD.
  • Software de Xilinx ISE WebPack
    Si usted quiere construir FPGA mordió el fichero usted mismo o modifica el Verilog para requisitos particulares para conducir los más paneles o añadir la otra funcionalidad personalizada (tal como un coprocesador a ayudar a computar modelos difíciles del pixel), usted necesitará transferir e instalar el software de Xilinx ISE WebPack. Las instrucciones están aquí. Si usted quiere solamente utilizar el defecto FPGA mordió el fichero, usted puede saltar instalando el software de Xilinx ISE WebPack.
  • Repositorio de GIT del panel del LED de la cañada
    Finalmente, usted necesitará reproducir mi repositorio de GIT en http://github.com/bikerglen/beagle a su negro de BeagleBone. Este repositorio contiene el código fuente de Verilog para FPGA, un fichero del pedazo del prebuilt, y el código fuente de C++ para exhibir algunos modelos de la demostración en el panel. Las instrucciones para transferir o reproducir y usar el repositorio se presentan más adelante.

Teoría de la operación

Este sistema tiene tres componentes importantes: el panel del LED, el código de FPGA, y el código de C++. Examinemos cada uno de estos tres componentes importantes detalladamente.

El panel del LED

Hardware del panel del LED

El panel del LED contiene RGB 1024 LED dispuesto en una matriz de 32 filas y de 32 columnas. Cada RGB LED contiene los microprocesadores rojos, verdes, y azules separados del LED montados juntos en un solo paquete. La exhibición se subdivide horizontalmente en dos mitades. La mitad superior consiste en 32 columnas y 16 filas. La mitad inferior también consiste en 32 columnas y 16 filas.

Las columnas de la exhibición son conducidas por un sistema de conductores y las filas de la exhibición son conducidas por otro sistema de conductores. Para iluminar un LED, los conductores para la columna y la fila para ese LED se deben girar. Para cambiar el color de un LED, el rojos, el verdes, y los primeros ordenes en cada paquete del LED se controlan individualmente y tienen sus propios conductores de la columna. El cuadro 2 abajo es una representación esquemática de la organización del conductor de la columna y de la fila de la exhibición.

 

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Cuadro 2. columna del panel del RGB LED y organización del conductor de la fila.

El panel contiene seis sistemas de conductores de la columna; tres para la mitad superior de la exhibición y tres para la parte inferior. Cada conductor tiene 32 salidas. Los tres conductores para el top de la exhibición conducen el rojo, verde, y primeros ordenes en cada uno de las 32 columnas del LED en las filas 0 a 15 del panel. Los tres conductores para la parte inferior de la exhibición conducen el rojo, verde, y primeros ordenes en cada uno de las 32 columnas del LED en las filas 16 a 31 del panel.

Cada uno de los conductores tiene una entrada de datos seriales, una entrada que esconde, un registro de cambio, y un registro paralelo de la salida como se muestra abajo en el cuadro 3. Los datos presentes en la entrada de datos seriales se desplazan en el registro de cambio usando la señal de SCLK. Después de que una fila entera de datos se haya desplazado adentro al registro de cambio, se utiliza la señal del CIERRE de transferir la fila de los datos del pixel del registro de cambio en el registro paralelo de la salida. Si un pedazo en el registro de la salida es un ‘1" y la entrada que esconde deasserted, el conductor para esa columna será permitido; si no, el conductor será apagado. Los datos se desplazan del borde derecho de la exhibición al borde izquierdo de la exhibición. Es decir el primer pedazo desplazado adentro será exhibido en el borde izquierdo de la exhibición y el pedazo pasado desplazado adentro será exhibido a la derecha.

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Cuadro 3. operación del conductor de la columna para las salidas rojas de las columnas de la entrada y de la top-mitad de datos R0. Hay dos más de estos registros de cambio en la cima de la exhibición para las columnas verdes y azules de la top-mitad y tres más en la parte inferior para las medias columnas rojas, verdes, y azules inferiores.

Los conductores rojos, verdes, y azules de la columna para la mitad superior de la exhibición se atan respectivamente a las entradas de los datos R0, G0, y B0. Los conductores rojos, verdes, y azules de la columna para la mitad inferior de la exhibición se atan respectivamente a las entradas de los datos R1, G1, y B1. Los seis de los conductores de 32 bits comparten SCLK común, el CIERRE, y señales EN BLANCO.

Las filas se conducen usando cuatro pedazos de la dirección y un decodificador de dirección. La entrada de la dirección del cuatro-pedazo a los conductores de la fila se descifra y los dos conductores de la fila correspondiente a esa dirección serán girados. Cuando A [3:0] es 0, rema 0 y 16 de la exhibición se giran. Cuando A [3:0] es 1, rema 1 y 17 de la exhibición se giran. Este modelo continúa hasta que A [3:0] sea 15 y rema 15 y se giran 31.

Además de la fila y la lógica y los conductores de la columna, la exhibición tiene una entrada que esconde. Esta entrada está conectada muy probablemente con los conductores de la columna. Cuando se afirma la señal que esconde, se apagan todos los pixeles y la exhibición será negra. Cuando la señal que esconde deasserted, las filas y las columnas dirigidas serán conducidas y los pixeles correspondientes serán iluminados. Para exhibir una imagen sin oscilar e imagen secundaria, todas estas señales deben ser utilizadas y ser ordenadas correctamente al conducir el panel.

Conducción del panel

La exhibición se multiplexa y tiene un 1/16o ciclo de trabajo. Esto significa que no más que una fila fuera de los 16 por la mitad superior de la exhibición y una fila fuera de los 16 por la mitad inferior de la exhibición están iluminadas nunca inmediatamente. Además, un LED puede solamente ser con./desc. Si la fila y la columna para un LED se giran, el LED será iluminado; si no, el LED estará apagado.

Para exhibir una imagen, el panel entero del LED se debe explorar rápidamente bastante de modo que aparezca exhibir una imagen continua sin oscilar. Para exhibir diversos colores y diversos niveles del brillo, el brillo de los microprocesadores rojos, verdes, y azules del LED dentro de cada paquete del LED debe ser ajustado variando el periodo de tiempo que cada microprocesador del LED es con./desc. dentro de un solo restaura el ciclo.

El proceso básico usado para restaurar la exhibición al usar el color de tres pedazo-por-pixeles (un pedazo para el rojo; un pedazo para el verde; y un pedazo para el azul) es el siguiente:

  1. Desplace los datos del pixel para la fila 0 en los conductores superiores de la columna y los datos del pixel para la fila 16 en los conductores inferiores de la columna que usan las entradas de los datos R0, G0, B0, R1, G1, y B1 y la señal de reloj del cambio de SCLK.
  2. Afirme la señal que esconde de esconder la exhibición.
  3. Fije la dirección entrada a 0.
  4. Trabe el contenido de los registros del cambio de los conductores de la columna en los registros de la salida de los conductores de la columna usando la señal del CIERRE.
  5. Deassert la señal que esconde de exhibir las filas 0 y 16.
  6. Espere un cierto periodo de tiempo fijo.
  7. Repita el proceso para cada uno de los pares de filas en la exhibición.
  8. Repita el todo el proceso por lo menos 100 a 200 veces por segundo de prevenir el parpadeo.

El proceso antedicho utiliza un pedazo por color del LED. Esto le dará ocho colores posibles: negro; los colores primarios rojos, verdes, y azul; los colores secundarios ciánicos, magentas, y amarillo; y blanco.

Para exhibir más colores y brillo nivela la técnica antedicha se modifica para utilizar la modulación codificada en binario. En la modulación codificada en binario, cada pixel es controlado usando más que de un solo bit por color por el pixel. El periodo de tiempo cada microprocesador rojo, verde, y azul del LED es encendido entonces se varía proporcional a los valores rojos del pixel, verdes, y azules.

En la modulación codificada en binario, el proceso siguiente se realiza para restaurar la exhibición:

  1. Desplace el pedazo cero de los valores rojos de cada pixel, verdes, y azules para las filas 0 y 16 en los conductores de la columna.
  2. Afirme la señal que esconde de esconder la exhibición.
  3. Fije la dirección entrada a 0.
  4. Trabe el contenido de los registros del cambio de los conductores de la columna en los registros de la salida de los conductores de la columna usando la señal del CIERRE.
  5. Deassert la señal que esconde de exhibir las filas 0 y 16.
  6. Espere un cierto periodo del tiempo, N.
  7. Repita el proceso antedicho para el pedazo más de categoría alta siguiente de los datos del color en la misma fila. En el paso 6, espere dos veces el tiempo de retraso anterior. Repita este proceso para cada pedazo de los datos del color, doblando el tiempo de retraso después de exhibir cada pedazo sucesivo.
  8. Repita el proceso antedicho para cada uno de los pares de filas en la exhibición.
  9. Repita el todo el proceso por lo menos 100 a 200 veces por segundo de prevenir el parpadeo.

Observe que en puestas en práctica reales, el proceso de desplazar los datos del pixel en los registros de cambio en el paso 1 está hecho generalmente durante el tiempo de espera en el paso 6.

La exhibición global que amortigua puede ser realizada variando el periodo de tiempo que se afirma la señal que esconde o deasserted dentro del plazo de espera, el N. por ejemplo, afirmando la señal que esconde el 25% dará lugar temprano a una exhibición con un brillo del 75% en vez de 100%. Observe que durante el oscurecimiento global, el tiempo de espera sí mismo no está acortado ni está alargado; solamente se modifica la señal que esconde de ser afirmado anterior que estaría normalmente.

FPGA

FPGA interconecta el software de la generación del modelo de C++ que corre en la CPU del negro de BeagleBone al panel del LED. FPGA hace la elevación pesada requerida para restaurar el panel entero del LED cerca de 200 veces por segundo. Esto sale de la CPU del negro de BeagleBone libre de generar los modelos y de realizar otras tareas.

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Cuadro 4. bloque diagrama del sistema incluyendo bloque diagrama de los bloques funcionales principales de FPGA.

Tal y como se muestra en del cuadro 4 antedicho, el software que corre en el negro de BeagleBone genera modelos. Estos modelos se alimentan a FPGA en el tablero de LogiBone que usa el autobús del GPMC del SOC del TI. Estos modelos se escriben a una memoria del dual-puerto que sirva como almacenador intermediario de exhibición. Finalmente un regulador de exhibición lee los modelos fuera de la memoria de puerto dual, desplaza los datos en la exhibición, y permite a los conductores de la fila según las necesidades exhibir la imagen. El todo el proceso se repite cerca de 200 veces por segundo y genera una imagen de 32 de x 32 RGB con color de 12 pedazos sin ninguna interacción de la CPU de los negros de BeagleBone.

Interfaz de GPMC

El TI SOC tiene un interfaz programable de la memoria llamado el regulador de fines generales (GPMC) de la memoria. Este interfaz es extremadamente flexible. Puede actuar en síncrono y los modos asincrónicos y la sincronización del autobús es programables en los incrementos 10ns. El autobús de GPMC será utilizado para transferir datos del pixel del software en el negro de BeagleBone a FPGA en el tablero de LogiBone.

En nuestro sistema, el GPMC se configura para actuar en su dirección/modo de datos asincrónicos, multiplexados. En este modo, los ómnibus de la dirección y de datos son 16 pedazos de par en par. Esto permite que un pixel entero de 12 pedazos sea transferido de la CPU en el BBB a FPGA en el tablero de LogiBone en un solo escribe la operación. Para más información sobre los GPMC asincrónicos, el modo de operación multiplexado, considera las secciones 7.1.3.3 .10.1.1 del manual.N-POS=30 de referencia técnico de los microprocesadores de AM335x ARM® Cortex™-A8.

Estoy utilizando un circuito levemente diverso en FPGA para interconectar al autobús de GPMC que los proyectos comunes de LogiBone. Es un pedazo más lento que el circuito de la acción VHDL, pero garantiza que cada uno escribe de la CPU sobre el autobús de GPMC crea uno escribe exactamente pulso de estroboscópico al interfaz del registro dentro de FPGA. Porque es levemente más lento que el circuito común, requiere la sincronización modificada del autobús y así un fichero de encargo de la disposición del árbol del dispositivo. Cuadro 5 demostraciones abajo la sincronización del autobús usando el interfaz modificado de GPMC para realizar una escritura a FPGA. Cuadro 6 demostraciones abajo la sincronización del autobús usando el interfaz modificado de GPMC para realizar leído en FPGA.

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Cuadro 5. simulación de una escritura a la blanco de GPMC usando las sincronizaciones modificadas del autobús.

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Cuadro 6. simulación del leído en la blanco de GPMC usando las sincronizaciones modificadas del autobús.

Haber leído o escribe la dirección está trabada en un registro de tenencia temporal en el borde de levantamiento de la señal de GPMC_ADVN y los datos de la escritura latached en su propio registro de tenencia temporal en el borde que cae de la señal de GPMC_WEN. Esto requiere usando el GPMC_ADVN y una versión invertida de las señales de datos de GPMC_WEN como relojes. Técnico, usando señales de datos como relojes es grueso. Es realmente tan grueso, las herramientas de Xilinx generará un error para esta condición. Pero usted puede fijar una excepción en el fichero de UCF para que las redes y la síntesis afectadas de la fuerza continúen. Sería mucho mejor utilizar el GPMC en su modo síncrono, pero esta técnica es bastante buena para FPGA hasta que tenga tiempo para construir una versión síncrona del interfaz, un modelo síncrono del autobús de GPMC para la simulación, y aprenda cómo modificar el árbol del dispositivo más lejos.

Además de trabar la dirección y escriba los valores de datos en los registros de tenencia, el GPMC_CSN, GPMC_WEN, y las señales de controles de GPMC_OEN se registran y se traen en el ámbito del reloj del 100MHz de FPGA. Una vez en el ámbito del reloj de FPGA, las señales de WEN y de OEN se bloquean con la señal de CSN y el borde detectado para detectar escribe a la blanco de GPCM y lee en la blanco de GPMC. Cuando haber leído o escribe se detecta, el contenido de la dirección y escribe los registros de tenencia de los datos se captura en los registros en el ámbito del reloj del 100MHz de FPGA.

La razón primaria para retrasar el autobús de GPMC contra el fichero común de la disposición del árbol del dispositivo era estirar el tiempo que cada uno de estas señales de control es baja o alta por lo menos a 30ns garantizar que los bordes de las señales se podrían detectar en el ámbito del reloj del 100MHz de FPGA. Esto también garantizó que la dirección y los datos serían estables en sus propios registros de tenencia antes de trasladarse el contenido de esos registros a los registros de la dirección y de los datos que se registran en el ámbito del reloj del 100MHz de FPGA.

Las salidas de la blanco de GPMC son un autobús que estoy llamando el autobús lento. El autobús lento conecta la blanco de GPMC con el interfaz del registro de FPGA. El cuadro 7 demostraciones un autobús lento del ejemplo escribe la operación. El cuadro 8 muestra a ejemplo la operación leída del autobús lento.

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El cuadro 7. simulación de un autobús lento escribe.

el sb_addr, el sb_wr, y el sb_wr_data serán válidos para exactamente un solo impulso de reloj 100MHz cada vez que una escritura ocurre en el autobús de GPMC. Cuando el interfaz del registro considera el sb_wr afirmado, escribe sb_wr_data en el registro en el sb_addr.

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Cuadro 8. simulación de un autobús lento leído.

el sb_addr y el sb_rd serán válidos para exactamente un solo impulso de reloj 100MHz cada vez que leído ocurre en el autobús de GPMC. El interfaz del registro considera que el sb_rd entonces afirmado debe volver el valor del registro en el sb_addr de la dirección en el autobús del sb_rd_data en el ciclo de reloj muy siguiente.

Interfaz del registro

El interfaz del registro se ejecuta en el nivel superior de FPGA Verilog. El interfaz del registro define la opinión que el software tiene de FPGA. Listas abajo del cuadro 1 los registros en FPGA.

Dirección de FPGA Dirección de BBB SOC Nombre Descripción
0x0000 0x0000 Registro 1 de la prueba de R/W Registro de lectura/grabación de la prueba. Escriba cualquier valor a este registro. Lee valor previamente escrito de la vuelta.
0x0001 0x0002 Registro 2 de la prueba de R/W Registro de lectura/grabación de la prueba. Escriba cualquier valor a este registro. Lee valor previamente escrito de la vuelta.
0x0002 0x0004 Registro 3 de la prueba de R/W Registro de lectura/grabación de la prueba. Escriba cualquier valor a este registro. Lee valor previamente escrito de la vuelta.
0x0003 0x0006 Registro 4 de la prueba de R/W Registro de lectura/grabación de la prueba. Escriba cualquier valor a este registro. Lee valor previamente escrito de la vuelta.
0x0004 0x0008 Registro inalterable 1 de la prueba Registros inalterables de la prueba. Lee valores puestos en hard-code vuelta. Vea RTL para los valores vueltos.
0x0005 0x000a Registro inalterable 2 de la prueba Registros inalterables de la prueba. Lee valores puestos en hard-code vuelta. Vea RTL para los valores vueltos.
0x0006 0x000c Registro inalterable 3 de la prueba Registros inalterables de la prueba. Lee valores puestos en hard-code vuelta. Vea RTL para los valores vueltos.
0x0007 0x000e Registro inalterable 4 de la prueba Registros inalterables de la prueba. Lee valores puestos en hard-code vuelta. Vea RTL para los valores vueltos.
0x0008 0x0010 Registro de dirección del almacenador intermediario de exhibición Escribe a este sistema de registro el indicador de la dirección del almacenador intermediario de exhibición. El indicador de la dirección del almacenador intermediario de exhibición señala a la ubicación en la memoria de almacenador intermediario de exhibición que será modificada cuando un valor del pixel se escribe al registro de los datos del almacenador intermediario de exhibición. Vea la zona tapón de exhibición de este documento para el arreglo de pixeles en memoria.
0x0009 0x0012 Registro de los datos del almacenador intermediario de exhibición Escribiendo un valor del pixel a este registro escribe el valor del pixel al almacenador intermediario de exhibición en la dirección señalado por al indicador de la dirección del almacenador intermediario de exhibición. Después de que cada uno escriba, el indicador de la dirección del almacenador intermediario de exhibición es incrementado por uno para señalar en el pixel siguiente en el almacenador intermediario de exhibición.
0x000a 0x0014 Registro selecto del almacenador intermediario de exhibición 0 selecciona el almacenador intermediario 0 para la exhibición; 1 selecciona el almacenador intermediario 1 para la exhibición; Lee la vuelta que el almacenador intermediario se está exhibiendo actualmente.

Registros de FPGA del cuadro 1.

Almacenadores intermediarios de exhibición

Los almacenadores intermediarios de exhibición son espolones ejecutados del bloque de Xilinx del usinx configurados como memorias del dual-puerto con haber leído asincrónica y escriben puertos. Primer RAM contiene los almacenadores intermediarios de exhibición 0 y 1 para la mitad superior de la exhibición. Segundo RAM contiene los almacenadores intermediarios de exhibición 0 y 1 para la mitad inferior de la exhibición. La estructuración de las memorias para contener mitad de la exhibición cada uno permite los pixeles en las filas 0 a 15 que se leerán en memoria en el exacto el mismo reloj que los pixeles en las filas 16 a 31 están leídos en memoria.

El almacenador intermediario de exhibición 0 está situado en la dirección 0x0000. El almacenador intermediario de exhibición 1 está situado en la dirección 0x0400. Cada almacenador intermediario de exhibición contiene 1024 12 valores del RGB del pedazo dispuestos como 32 filas de 32 columnas. Dentro de cada almacenador intermediario de exhibición, el pixel top-izquierdo se almacena en la compensación 0, el pixel del abajo a la derecha se almacena en la compensación 0x3ff. Los pedazos 4 a 0 de la compensación del pixel son 0x00 para los pixeles en la columna extrema izquierda en la exhibición; los pedazos 4 a 0 de la compensación del pixel son 0x1F para los pixeles en la columna de derecha.

Los pixeles se almacenan en la memoria como 12 valores del RGB del pedazo. Estos valores son derechos-justiified almacenado. Los pedazos 11 a 8 son el nivel rojo del pixel, los pedazos 7 a 4 son el nivel verde, y los pedazos 3 a 0 son el nivel azul.

Conductor de la exhibición

El conductor de la exhibición lee valores del pixel de la memoria, desplaza esos valores a la exhibición, y ciclos con las filas de la exhibición como sea necesario para ejecutar la modulación codificada en binario según lo descrito en la teoría de la sección de la operación de este documento. El conductor de la exhibición se ejecuta como máquina de estado. Cada estado ejecuta un paso en el proceso de la restauración. Cuando ese paso es completo, la máquina de estado se mueve al paso siguiente en el proceso.

Cuadro 9 formas de onda abajo de la simulación de las demostraciones para las salidas del control y de datos para el valor de tres filas de los datos de la exhibición. El proceso básico es esconder la exhibición, cierre en los datos previamente desplazados, pone al día la fila selecciona, unblank la exhibición, cambio en el sistema siguiente de datos del pixel, y después espera un contador de tiempo de la actualización para expirar. Esto se repite cuatro veces para cada fila. Si usted examina la salida que esconde, usted notará que su período bajo dobla tres veces dentro del período de la salida para cada fila de la exhibición. Éste es el resultado de usar la modulación codificada en binario para variar la intensidad de cada pixel.

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Cuadro 9. formas de onda de la simulación para las conexiones de la salida de datos de la exhibición.

El software

El software de la demostración utiliza el dispositivo de /dev/logibone_mem para comunicar con FPGA. El conductor para este dispositivo es parte de la imagen común de LogiBone Ubuntu y su módulo cargable del corazón es instalado por la secuencia de comandos shell modificada de la disposición del árbol del dispositivo que se incluye en el repositorio de GitHub para el panel del LED. (Más en este tema en una sección posterior.) Este conductor traza los registros en FPGA a una porción del espacio de la dirección de la CPU de BBB usando el GPMC. El GPMC traza normalmente memoria en el espacio de la dirección de la CPU. Porque nuestro FPGA parece una memoria al autobús de GPMC, sus registros se pueden trazar en el espacio de dirección de la CPU también. Bastante fresco. Ningún SPI, I2C, etc.; apenas ayunan los accesos paralelos entre la CPU y FPGA. Este espacio memoria-trazado se puede entonces alcanzar abriendo el dispositivo de /dev/logbone_mem usando la llamada a función abierta de la biblioteca de C y lee y escribe a un registro en FPGA se puede realizar usando las llamadas a función de la biblioteca de C del pread y del pwrite.

El cuadro 10 abajo es bloque diagrama de la pila de software de la demostración. En el software de la demostración, la tubería abre el dispositivo de /dev/logibone_mem, llena la memoria de almacenador intermediario global, gLevels, de todo negro, y después llama WriteLevels para escribir el almacenador intermediario global a la exhibición y al claro la exhibición. La exhibición se despeja una vez, la función principal ejemplifica una subclase del modelo/de la animación tal como un círculo de la radiación, un ruido del perlin, o una subclase del colorwash. Esta subclase se deriva de una clase base genérica del modelo.

La clase base genérica del modelo utiliza a un constructor para fijar la altura y la anchura del modelo para generar. Las clases derivadas pueden añadir sus propias discusiones a sus propios constructores. La clase base también tiene dos funciones, init y siguientes virtuales puros del miembro, que cualesquiera clases derivadas deben ejecutar. La función del init prepara un modelo para ser exhibida por primera vez. Reajusta típicamente cualquier información de estado de nuevo al comienzo del modelo. La función siguiente calcula el marco siguiente del modelo y escribe ese marco al almacenador intermediario global de los gLevels.

Después de que la tubería haya ejemplificado la subclase del modelo, llama el funciton del init de la subclase. La tubería entonces instala a un contador de tiempo que ejecute en 50Hz y vaya a dormir. Cuando expira el contador de tiempo, se llama una función del controlador del contador de tiempo. Las llamadas a función WriteLevels del controlador del contador de tiempo para escribir el marco previamente computado en gLevels al almacenador intermediario de exhibición disponible siguiente en FPGA y hacen ese active del almacenador intermediario de exhibición. Escribe a los almacenadores intermediarios de exhibición de FPGA se realizan usando los registros documentados en el registro Interfacesection de este documento.

Después de que WriteLevels haya terminado, la función siguiente del miembro las llamadas a función del controlador del contador de tiempo del modelo. La función siguiente genera el marco siguiente en la animación, escribe ese marco a los gLevels, y devoluciones-sin la llamada de WriteLevels. El controlador del contador de tiempo entonces duerme hasta que la próxima vez que expira el contador de tiempo. Llamando WriteLevels antes del callingnext, el periodo de tiempo entre los marcos exhibidos no variará incluso si el periodo de tiempo que siguiente toma para ejecutar varía entre los marcos.

Para que las animaciones corran suavemente, la función del controlador del contador de tiempo debe terminar la ejecución antes de que expire el contador de tiempo después. Esto significa que cada marco en la animación debe llevar menos que áspero 20ms el cálculo.

Las señales de datos del tutorial 16 del conductor del panel de SparkFun o de Adafruit 32x32 RGB LED conectan + 5VDC restaurado para exhibir una imagen

Cuadro 10. bloque diagrama de la pila de software de la demostración.

Conexión del hardware

La exhibición requiere solamente una conexión de datos al tablero de LogiBone FPGA y una conexión de poder a una fuente de alimentación de +3.3V actuar. Estas conexiones se detallan en las secciones abajo.

Conexiones de datos de la exhibición

Cuadro 11 listas abajo las conexiones entre los conectores de PMOD y el conector de entrada de los datos de la exhibición. Usted necesitará hacer que 16 conexiones suman entre el tablero de LogiBone y el panel de exhibición. Trece de éstos son conexiones de datos; tres de éstos son argumentos. Usted puede utilizar los alambres de puente o el tablero de adaptador de la PMOD-a-exhibición. Si usted utiliza los alambres de puente, el cableado mirará algo como el cuadro 12. Con el tablero de adaptador, mirará algo como el cuadro 13. Observe que los pernos de conectores de PMOD están numerados diferentemente que los jefes dobles de la fila se numeran normalmente.

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Cuadro 11 salidas del perno de conector de PMOD, conexiones entre los conectores de PMOD y el conector de entrada de la exhibición, y el perno de conector de la exhibición hacia fuera.

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Cuadro 12. El tablero de LogiBone FPGA conectó con el panel del RGB LED usando los alambres de puente.

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Cuadro 13. El tablero de LogiBone FPGA conectó con el panel del RGB LED usando el tablero de adaptador de la PMOD-a-exhibición.

Conexión de la fuente de alimentación de la exhibición

Una vez que las señales de datos han estado conectadas, haga la conexión de la fuente de alimentación a la exhibición. Cuadro 14 demostraciones abajo los fundamentos. Usando el adaptador del enchufe del barril de DC, conecte el terminal positivo de la fuente de alimentación con el alambre rojo del arnés de cable y conecte el terminal negativo de la fuente de alimentación con el alambre negro del arnés de cable. Antes de conectar el arnés de cable a la exhibición, utilice un metro de voltio para verificar la polaridad de las conexiones. Una vez que usted ha verificado la polaridad, desconecte el poder y tape el arnés de cable en la exhibición.

Dejé los estirones de la espada en el arnés de cable porque planeo en usar la exhibición en un proyecto más grande y no quiero quitarlos hasta que esté seguro que no los necesito en el proyecto más grande. Si usted se va la espada arrastra encendido también, tenga cuidado ellos no pone en cortocircuito accidentalmente a cualquier otra electrónica. Usted puede ser que quiera envolverlos con la cinta eléctrica apenas para estar seguro. Si usted no necesita ni quiere los conectores de la espada, no dude en para cortarlos, para pelar un pedazo del aislamiento de los alambres, y para conectarlos directamente con el adaptador del enchufe del barril de DC.

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Cuadro 14. Conectando la fuente de alimentación con el panel del RGB LED usando un barril de DC de la hembra levante el adaptador.

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